FPGA Virtex - prakticke skusenosti?

[andrej jancura]

Ahoj,

> Robite tu niekto s Virtexami od Xilinxu? 

Prakticke skusenosti sice nemam, nebolo ich kde ziskat, ale svoj nazor na 
danu problematiku Ti napisat mozem.

> Zaujimala by ma jedna vec. 
> Kolega vravel ze podla jeho skusenosti su IO banky extremne citlive aj 
> na velmi male prepatie. Su tam sice obmedzovacie diody, ale ked sa 
> napriklad pripoji 3.3V IO pin na 5V logiku tak odchadzaju cele IO banky. 

Ja osobne by som 3.3V logiku nikdy nepripojil na 5V. Ono to je totiz vzdy  
problem, a odolnost zavisi vzdy od pouzitej technologie. Virtex moze byt v 
inej ako jeho predchodca Spartan. Cely problem najlepsie osvetlit na 
povedzme sucasnej technologii 90nm a trende 7nm. Ak si spocitas elementarny 
PN prechod, vyjdu Ti rozne parametre pre jednu alebo druhu technologiu. To 
co ale zaujima Teba je zavislost hrubka vs. prierazne napatie. Z tohoto Ti 
vyjde potom "pracovne" napatie logiky a v dalsom kroku odolnost 
jednotlivych typov obvodov. Kedze Virtex pouziva vyssiu integraciu ako 
Spartan, bude mat urcite ine parametre a hlavne inu odolnost, a logicky asi 
toho nevydrzi moc vela. ( Ak by Ta to zaujimalo trochu viac, zozen si 
prednasky z teorie polovodicov, pokial sa pamatam, tam sme nieco podobne 
pocitali... Ja tie zosity nemozem nikde najst, hoci viem, ze som ich mal...)

> Dalsia otazka je co sa stane v pripade ze na zbernici nastane konflikt a 
> IO pin bude v stave OUT a napriklad pripojena pamat bude tiez v stave 
> OUT. Zhori to do tla, alebo su tam nejake ochrany voci nadmernemu prudu? 

Vysledny prud, ktory tade potecie zavisi od prechodovych odporov v jednom 
drivery a druhom a roznych ubytkov na strukturach. Ci to zhori zavisi od 
celkoveho vykonu, materialovych konstant a rozmeroch struktury. Ak tato 
energia dosiahne kriticky bod, struktura sa znici (tepelne).

> U jednosmernych zbernic pouzivam seriove terminatory, tie pripadny 
> problem trochu obmedzia. U obojsmernych je to ale trochu komplikovane, 
> preto rozmyslam ci ich tam davat tiez.

Vrele Ti to odporucam, ked nic ine, tak aspon trochu vylepsis signal 
integrity. Inak toto je klasicky problem: vedenie budene skokom napatia.
Je to v prednaskach z teorie vedeni a v klasike od Grahama. Problem je, 
nasimulovat vlastnosti vedenia a jednotlivych svabov na zbernici. (Neviem 
ci to IBIS modely vedia.)

> Zaujima ma to cisto teoreticky, podla rozpravania zacinam mat pocit ze 
> na ten obvod sa clovek zle pozre a uz tam nieco zhori :-)
> b.

Cisto teoreticky, ked sa zamyslis, ze Xilinx a Altera su "konkurenti", 
nejake tie rozdiely musia existovat co plynie z patentov jednotlivych 
spolocnosti, ale pricipialny rozdiel nebude, velka vacsina vlastnosti je 
dana pouzitou technologiou a "jednoduchymi vypoctami" zakladnych 
diferencialnych rovnic.

Andrej

p.s. Dakujem za dalsiu inspiraciu do mojich uvah z nedokonceneho doktoratu. 
Nad technologickymi problemami som nikdy neuvazoval, teda nikdy ma 
nenapadlo, zeby mohli mat tiez vplyv na celkovu spolahlivost a nepriamo na 
celkove EMC.



--- reklama -----------------------------------------------------
Stiahni si hudbu úplne legálne!
http://hudba.zoznam.sk/