FPGA Virtex - prakticke skusenosti?

[Zdenek Aster]

S Virtexem neporadim, ale chudy pribuzny Spartan3 si
necha libit absolutne vsechno, je to neodolnejsi soucastka na
desce, a to unes i vstup 7.5V omylem dlouhodobe.A jine
podobne zrudnosti vystupy proti sobe s procesorem, jeste 
ke vsemu v 5V logice atd, no radsi nevypravet, nebo me
tu budou mit za nasilnika. Musim rict, ze dodnes jsem
nezazil zniceny vyvod nebo banku, na rozdil treba od II,
kde se mi to parkrat stalo.
Jenze Virtex je taky trosku jina vyssi divci.

Zdenek Aster

----- Original Message ----- 
From: "balu@home" <daniel.valuch@wanadoo.fr>
To: "HW-news" <hw-list@list.hw.cz>
Sent: Wednesday, February 07, 2007 11:18 PM
Subject: FPGA Virtex - prakticke skusenosti?


Robite tu niekto s Virtexami od Xilinxu? Zaujimala by ma jedna vec. 
Kolega vravel ze podla jeho skusenosti su IO banky extremne citlive aj 
na velmi male prepatie. Su tam sice obmedzovacie diody, ale ked sa 
napriklad pripoji 3.3V IO pin na 5V logiku tak odchadzaju cele IO banky. 
Dalsia otazka je co sa stane v pripade ze na zbernici nastane konflikt a 
IO pin bude v stave OUT a napriklad pripojena pamat bude tiez v stave 
OUT. Zhori to do tla, alebo su tam nejake ochrany voci nadmernemu prudu? 
U jednosmernych zbernic pouzivam seriove terminatory, tie pripadny 
problem trochu obmedzia. U obojsmernych je to ale trochu komplikovane, 
preto rozmyslam ci ich tam davat tiez.
Zaujima ma to cisto teoreticky, podla rozpravania zacinam mat pocit ze 
na ten obvod sa clovek zle pozre a uz tam nieco zhori :-)
b.


_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list