VERILOG => VHDL ???

[Daniel Valuch]

s Verilogom som nikdy nerobil, ale je az taky problem to prelozit? 
Predpokladam ze REG[] su definicie vnutornych signalov, "always @ ()" je 
"process()" a ostatne je to iste, resp. velmi podobne.
Bohuzial nemam velmi cas sa s tym hrat, ale nevyzera to az tak odlisne...
b.


pavlu@hwserver.cz wrote:
> Zdravim,
>
> objevil jsem velice zajimavy integrac AD7400, respektive AD7401:).
> Jsou to sigma-delta modulatory z napeti cca 0,2V, ale navic izolovane
> pomoci technologie iCoupler, 16bitu, 10M samplu/s :).
>
> No jo, jenze Analog dal do datasheetu sinc3 filtr ve Verilogu, ktery
> neumim:(.
> Nenasla by se dobra duse, ktera by pomohla rozkodovat, jak je to tam
> mysleno, jak to funguje?
>
> Maji to teda zpracovano pro FPGA na urovni prijimani sigma-delata (data,
> clk) a vystup je resen CLK, DATA, CS...
>
> Koukal jsem na net a nasel pro vhdl a sinc3 odkaz na nejake pdfko, ale z
> nejakeho duvodu pdfko nefunguje:(.
>
> Diky...
>
> S pozdravem,
>              Marek Pavlu
>