Programovatelne oneskorenie pre CMOS/ECL signal

[Daniel Valuch]

ona neobstoji ani pri jednom signale :-) Je tam tolko nedefinovatelnych 
parametrov ze na vystupe bude sice nejaky signal, ale to je asi vsetko 
co o jeho kvalite vieme povedat ;-)


Marek Peca wrote:

>>Je to kompenzacia dlzky kablov, takze sa nastavi raz pri boote FPGA a uz 
>>sa s tym nehybe.
>>    
>>
>
>Ja si nemuzu pomoct, ale ja mam dojem, ze nejaky nanosekundovy obvody
>nejsou potreba, ja bych tam dal nejakej LC (RC) clanek + Schmittuv
>klopny obvod. Jak ctu zadani, je pozadovan promenny fazovy posuv
>40MHz signalu s krokem 3 stupne.
>
>  
>
>>Ovladanie logickymi signalmi, napriklad 3.3V CMOS
>>    
>>
>
>Otocnej kond/odpor/civka ovladanej motorem :)
>
>Zalezi, kolik tech signalu bude, pokud 500, pak asi navrhovana
>koncepce neobstoji.
>
>Pekny vikend,
>MP
>
>_______________________________________________
>HW-list mailing list  -  sponsored by www.HW.cz
>Hw-list@list.hw.cz
>http://list.hw.cz/mailman/listinfo/hw-list
>---------------------------------------------------------------------------------------
>Wanadoo vous informe que cet  e-mail a ete controle par l'anti-virus mail. 
>Aucun virus connu a ce jour par nos services n'a ete detecte.
>
>
>
>
>  
>