Programovatelne oneskorenie pre CMOS/ECL signal

[Marek Peca]

> Je to kompenzacia dlzky kablov, takze sa nastavi raz pri boote FPGA a uz 
> sa s tym nehybe.

Ja si nemuzu pomoct, ale ja mam dojem, ze nejaky nanosekundovy obvody
nejsou potreba, ja bych tam dal nejakej LC (RC) clanek + Schmittuv
klopny obvod. Jak ctu zadani, je pozadovan promenny fazovy posuv
40MHz signalu s krokem 3 stupne.

> Ovladanie logickymi signalmi, napriklad 3.3V CMOS

Otocnej kond/odpor/civka ovladanej motorem :)

Zalezi, kolik tech signalu bude, pokud 500, pak asi navrhovana
koncepce neobstoji.

Pekny vikend,
MP