Programovatelne oneskorenie pre CMOS/ECL signal

[Daniel Valuch]

Je to kompenzacia dlzky kablov, takze sa nastavi raz pri boote FPGA a uz 
sa s tym nehybe. Ovladanie logickymi signalmi, napriklad 3.3V CMOS


Marek Peca wrote:

>
>Jak rychla ma byt odezva na to programovani zpozdeni? Bude se to
>menit nejak zbesile rychle, nebo treba jednou za minutu ci za delsi
>dobu?
>
>Pozadovana doba zpozdeni ma byt zadavana samocinne z jineho zarizeni,
>nebo rucne?
>
>MP
>  
>