oneskorenie v HDL

[joo@kie.sk]

   Nazdarek!

Riesim jednu vec vo Verilog HDL, ale v principe je to otazka uplatnitelna na
hocijake HDL.

Potrebujem, aby jeden signal zotrval v logickej urovni nejaky cas. Ide to
realizovat aj nejako inak ako pomocou n-bitoveho registra, ktorom budem pocitat
hodinove takty? (Snazim sa usetrit macrocelly - frekvencia hodin a dlzka casu si
vyzaduju pocitanie tak do 60, na co je potrebny 6-bitovy register). Znizenie
taktu hodin nie je pripustna moznost.

S pozdravom
  Jookie