FPGA (CPLD) a (a)synchronni navrh?

[Marek Peca]

Diky za odpoved,

> Tak to skusim v skratke na priklade:
> Predstav si ze potrebujes riesit zmenu stavu vystupu vzdy pri splneni 
> podmienky A or B and C
> 
> 1. - prepojis vstup a vystup klopneho obvodu cez invertor
>     - urobis A or B and C, vystup privedies na hodinovy vstup klopneho 
> obvodu
> 
> 2. - prepojis vstup a vystup klopneho obvodu cez invertor
>     - na hodinovy vstup klopneho obvodu pripojis rychle hodiny CLK
>     - urobis A or B and C, vystup privedies na CLOCK_ ENABLE  klopneho 
> obvodu
>     - signaly A,B,C budu samozrejme osetrene podobne, budu prichadzat spoza 
> klopaku vzorkovaneho rovnakymi hodinami CLK
> 
> 1. riesenie je typicky asynchronne, na FPGA je to skor generator hazadu 
> /netreba to brat doslovne/
> 2. riesenie sice oneskori nastavenie vystupu o periodu hodin CLK, ale 
> rovnako zabezpeci, ze vysledny signal, ktory pouzijes v dalsom bloku bude 
> cas T stabilny a nezmeneny. Signal bude "zasynchronizovany" a ty vies ze ho 
> mas posunuty prave o T a to sa da kompenzovat /v 99.999% navrhov/

Tak moment. Ted mi to bud nemysli, nebo jste dal spatny priklad (1).
At na to koukam jak koukam, zda se mi, ze v prikladu 1 je Karnaughova
mapa kombinacniho obvodu spojita, takze si nedovedu predstavit jediny
pripad, kdy dojde k hazardu. Pletu se?

Zda se mi, ze at se kterakoli z velicin A, B, C zmeni jakkoli, vzdy
bude vystup dobre.

Pokud se pletu, prosim ukazte mi ten hazard. Pokud se nepletu, tak
abych nebyl za stourala, dovedu si predstavit treba hazardni
kombinaci (A & not(C)) + (B & C).

Tu bych ale prece mohl nahradit kombinaci
(A & not(C)) + (B & C) + (A & B), ktera jiz bude bez hazardu.

Unika mi neco? Prosim nezlobte se.


> Kedze FPGA realizuju log. funkciu SRAM /vstupy su adresa a vystup data/, pri 
> zmene vstupov moze dochadzat k nechcenym zakmitom /ako ked na SRAM menis 
> adresu a to by ti v 1. priklade  menilo vystup aj keby si nechcel/. Tento 
> neblahy jav odstranis iba synchronnym navrhom, ked vsetky klopaky v navrhu 
> menia svoj stav v jeden moment 2. /ked k tomu dochadza je signal na vstupe 
> stabilny t.j. musi platit aj to ze oneskorenie signalu medzi 2 klopakmi 
> /rychlost suciastky je jeden zo zakladnych parametrov/ je mensie ako perioda 
> synchronnych  hodin/

Tohle je zajimava informace a dekuji Vam za ni. Zkusim si o tom
casem, tak za rok :-), az to bude u me aktualni, najit nejake
povidani.

> CPLD nemaju SRAM a teda maju o problem menej.
> 
> Zjednodusene sa da povedat ze navrhy, ktore idu na FPGA, pojdu urcite aj na 
> CPLD /pokial sa tam zmestia a suciastka to bude stihat/. Bohuzial opacne sa 
> to uz jednoznacne povedat neda.
> 
> Je to nadlho a mne sa uz nechce pisat a mozno nie som ani celkom presny ale 
> isto ma niekto opravi.

Dekuji Vam za Vas cas a nechci uz dele zdrzovat.

Pekny den,
Marek P.