FPGA (CPLD) a (a)synchronni navrh?

[Jan Waclawek]

Marek Peca wrote:
> V prave rozvinute diskusi jsem nepochopil toto:
> 
> #> FPGA znamena obrovsky pocet malych buniek "rozsypanych" po velkej
> #> ploche cipu. Su viac vhodne pre sekvencnu logiku, ale je takmer
> #> absolutnou nevyhnutnostou synchronny navrh kvoli tazko
> #> zvladnutelnym oneskoreniam medzi bunkami.
> 
> %> zistis ze to co ti povedzme chodi na CPLD na FPGA bude nestabilne
> %> apod. FPGA realizuju log.  funkciu na statickej pamati, co
> %> vyzaduje prisne synchronny navrh...
> 
> v cem spociva problem navrhnout asynchronni obvod v FPGA?
> 
> a) udelat jde, ale zpozdeni budou tak velka, ze se to nevyplati?
> 
> b) je treba udelat jej poctive s osetrenim vsech hazardu, pak ale
> bude fungovat bez problemu (a ocekavam, ze snad rychleji/lepe, nez
> synchronni)?
> 
> c) z nejakeho, mne neznameho duvodu, udelat nejde?

Mno dufam ze ma niekto kto sice nie je vseveduci ale vie o FPGA rozhodne 
viac nez ja, opravi... Cely problem je v b) a vo fakte, ze je dost 
obtiazne urcit uplne presne vsetky oneskorenia, aj keby ste pouzivali 
pomerne nizkourovnovy navrh (co nepouzijete, takze Vam to ten 
"prekladac" z vyssieho jazyka (VHDL, Verilog) rozhadze viacmenej ako sa 
mu podari).

Predstavte si to tak, ze mate k dispozicii len zopar typov hradiel ako 
7400 a 7474 a z toho idete poskladat nieco zlozitejsie. Teraz nehovorim 
o cene a zlozitosti, ale o fyzickom rozlozeni - nejako tie puzdra musite 
ulozit a poprepajat ich. Tych moznosti - ako to uz MK pisal - je viac a 
je na "prekladaci" ako to pozapaja - no a tym padom je aj moznosti 
kombinacii roznych oneskoreni viac.
Synchronny navrh ma jednu pointu a tou su jednotne hodiny distribuovane 
po celom cipe. Ak neurobite nejaku hroznu blbost (ako prave nejaky 
priserne zlozity kus kombinacnej logiky) tak to je urcite bezpecna cesta.

wek