FPGA/CPLD atd.

[Jan Waclawek]

MK wrote:
>>v FPGA ide o nieco uplne ine (lenze ani neviem presne o co) a v pripade 
>>ze by niekto realizoval onen adresny dekoder na FPGA, mohol by byt (ale 
>>nemusel) neprijemne prekvapeny - mozno MK to vysvetli nejako lepsie...
> 
> 
> MK urcite neni vsevedouci, a tak fakt nevi proc by melo delat problem
> spachat v FPGA adresni dekoder. 

Mno predovsetkym nie som expert na CPLD ani FPGA.
Problem to samozrejme nie je ako napokon nic nie je problem na tomto 
svete :-) len som chcel poukazat na to, ze u FPGA AND so sirkou napr. 16 
bitov znamena niekolko buniek v kaskade, akoby sa to poskladalo zo 7400, 
a este to moze byt o nieco horsie ak sa to nepodari vyroutovat optimalne 
- takze oneskorenie je adekvatne; kym u CPLD je to takmer vzdy len 1 
product-term. Nevravim ze zle alebo dobre, len to cislo co sa udava ako 
rychlost FPGA je o niecom inom.

wek