FPGA/CPLD atd.

[David Belohrad]

Myslim ze ne. Dobry fpga designer se nikdy neuchyluje (az na vyjimky) k
asynchronnimu navrhu. Pokud to udela, musi si byt vedom toho co dela (v
takovem stavu jeste nejsem :).
V synchronnim navrhu nevidim v memory mappingu zadny problem . Mimo jine
- v mem predchozim mailu ten navrh obsahuje take adresni dekoder pro
RCM2100, ktery pouziva
instrukce RdPortE/WrPortE pro komunikaci s FPGA. Takze bych to zase tak
hrozne nevidel.

>este sa doplnim, to s tou rychlostou je tiez inak; kym u CPLD ide 
>viacmenej o oneskorenie pin-pin (v nejakom idealno-optimalnom pripade), 
>v FPGA ide o nieco uplne ine (lenze ani neviem presne o co) a v pripade 
>ze by niekto realizoval onen adresny dekoder na FPGA, mohol by byt (ale 
>nemusel) neprijemne prekvapeny - mozno MK to vysvetli nejako lepsie...
>  
>