Jaky CPLD/FPGA

[hwnewskonference]

Pokud jste si opravdu jisty, ze jde pouze o nahradu mensiho poctu logickych
obvodu, tak to Vam asi budou stacit mensi CPLD (rada XC95xxx ma velmi
priznive ceny, EV kity se daji koupit levne na eBay nebo kouknete k Milanovi
na stranky, ma tam tu svoji prehistorickou obludu, myslim tim Krakena :)))
http://www.mcu.cz/modules/news/article.php?storyid=420  ). Programovadlo si
postavite na kolene, budete ale (s nejvysi pravepodobnosti) potrebovat LPT
...

Pokud bude pozadavek na obvodove reseni bez vetsiho poctu sekvencni logiky,
potom mozna postaci i GALy a vyssi (modernejsi) analoga (ispGAL, MACH ...).
Ale tady asi budu vyplisnen, mozna je to svym zpusobem krok zpet. Rad se
necham poucit :)

Bude-li volba CPLD Xilinx, rozhodnete se nejprve pro vyvojovy prostredek.
Mne z nejakeho duvodu, ktere neumim popsat prilis racionalne, vyhovuje vice
Foundation 4.1(2) nez nove ISE6(7), nicmene ted davam pradnost ActiveHDL,
protoze je to univerzalni volba (a na regale odpocivaji i Lucenty, Altery a
Lattice :) ). Vy si zvolte, podle sebe, tohle neni z me strany natlak.
Freewarove prostredi je WebPack a je ke stazeni na webu (ftp) Xilinxe. Nic
moc o nem nevim, takze tady nepomohu. Prvni co udelejte - vytisknete si
manual a tutorial ("getting started" atp.) a peclive si jej proctete. Je to
opravdu dulezite! Schematicky navrh, se kterym na tutti zacnete (ma svuj
puvab :) ) ma mnoho ruznych specifickych detailu (treba I/O buffery), ktere
neznaje z manualu, tezko v navrhu dodrzite a nasledne z chybovych hlasek
doplnite.

U kazdeho projektu budete konfrontovan se tremi zakladnimi mody navrhu -
schematicky, sekvencnim (stavovym) diagramem a nakonec pomoci HDL jazyka.
Protoze mam svoje totalni zacatky prilis zive v pameti, je treba rici, ze:
univerzalni je HDL. Zde vytvorite navrh nejkomplexnejsi a nejslozitejsi -  i
stredne velka jadra (I2C, UARTy ...) je jiz neefektivni ve schematickem modu
vytvaret. Schema je krasne, ale pokud nebudete mit (u slozitejsiho projektu)
k dispozici vhodne makro (at jiz vlastni nebo treba jadro z CoreGenu), je to
nejlepsi cesta, jak se v navrhu totalne zakopat. Na druhou stranu
nepotrebujete vubec znat zadny HDL, takze zvolte sam. Jinak mody lze
vzajemne kombinovat.

Co se HDL tyce: navrhy budete tvorit bud ve Verilogu nebo VHDL. Prvni neznam
jinak, nez ze mam par zajimavych jader v nem tvorenych. VHDL se mi zda mirne
(mozna je to ale muj subjektivni nazor) v tuzemsku (a Evrope)
"propagovanejsi". Casem se zacnete pidit i po konvertorech kodu V2V.
Existuji, jsou vsak drahe. Naopak velmi problematicke je konvertovat kod ze
starsich jazyku, jako Abel nebo Cupl, byt na Abel2VHDL je fikana utilita
Xport. Ucesat kod ale stejne musite.

Takze hodne zdaru a chuti do uceni :)

Simon Cihelnik


-----------------------------
> Diky.
> Vyvoj malych seii, jednoduche aplikace - nahrada nekolika 74xxxx.
> Laka mne jednoduchssi DPS a chci se naucit neco noveho.
> Michal