VHDL - edge sensitive problem

[Daniel Valuch]

trochu to trvalo, ale nakoniec sa mi podarilo ziskat odpoved od experta :-)

funkcie Rising_Clock() a sig'event by mali reagovat na globalne 
casovacie signaly, lebo je to tak zadefinovane v strukture FPGA. Pokial 
potrebujete proces, ktory bude reagovat na hranu lubovolneho signalu je 
potrebne vytvorit edge detector (dva klopne obvody v serii a tusim jedno 
hradlo), ktory vygeneruje pulz synchronny s hodinami FPGA na hrane 
sledovaneho signalu. Tento sa uz potom normalne spracovava.

b.



Jiri Beranek wrote:

>Ano toto vsechno vim, jen jsem chtel zjistit jak to udelat, kdyz
>hodiny na existujicim navrhu nejsou pripojene na GCK.
>
>A jeste otazka: Opravdu na hranu muze reagovat jen tech 8(4) lajn?
>
>Dekuji Jirka B.
>
>  
>