VHDL - edge sensitive problem

[Milan]

Ono si treba uvedomit hlavne to ze je to obvod typu FPGA, kde log.funkcia je 
realizovana RAM, t.j. koli spolahlivosti sa predpoklada synchronny navrh. 
Uvazovat ze nemam k dispozicii dostatocne rychle hodiny je nezmysel alebo 
ideova chyba navrhu. I ked nepopieram ze existuju pripady kedy to inak 
nejde.
Kazdopadne asynchronne riesenia na SPARTANovi pouzivaju iba absolutni 
profici ktory vedia co robia, alebo totalni amateri ktory to nevedia inak. 
My "priemerni" sa im snazime vyhnut.


Milan


----- Original Message ----- 
From: "Jiri Beranek" <hw_konference@profisite.cz>
To: "HW-news" <hw-list@hw.cz>
Sent: Wednesday, July 13, 2005 6:15 AM
Subject: Re: VHDL - edge sensitive problem


Xilinx upravdu umi nasobit hodiny, ale je potreba
dat pozor na to, ze to umi az od 25MHz. Jinak ten
nasobic nefunguje! (viz. datasheet)

J.

----- Original Message ----- 
From: "Zdenek Aster" <zdenek.aster@seznam.cz>
To: "HW-news" <hw-list@list.hw.cz>
Sent: Tuesday, July 12, 2005 8:30 PM
Subject: Re: VHDL - edge sensitive problem


Pokud potrebujete nejaky signal s hranou a minimalnim
zpozdenim, placnu mate data linku a k ni hodiny, tak
samozrejmne mate dve moznosti bud zavedete clock pres
globalni hodiny a grebujete data, v podstate bez zpozdeni.
Problem je ze tech rozvodu rychlych hodin je asi 8 staci
se podivat na strukturu spartana a bunky. Ma to jine mouchy
pokud potrebujete ty data dal zpracovavat tak bud pouzijete
clock tech hodinky z linky coz v pripade treba 100 kHz, je
docela malo nebo to budete v ramci synchroniho navrhu
muset zgrebovat na vetsi frekvenci ( smozrejmne 100 kHz,
jsem ted vzal extrem ), no ale pokud ten clockovaci signal
je asynchroni nejaky latch, tak s tim vysledkem nic moc nenadelate,
je vam v podstate k nicemu pokud ho jen nejakou kombinacni
logikou neposlete ven, tak kazde zpracovani bez zgrebovani
hodinami je v podstate hazard, zkuste  si jen tak v hlave prehrat
co se s tim signal vsechno deje, jak se vybavauje a kdyz vy
ho seberete zrovna kdyz vam ho meni atd atd.

A nebo oba signaly, berete na hranu hodin, ktere ale
opravdu podle nejake vety (ze by Sanon Kotelnik nebo
jak jsme si z toho jmena delali na skole srandu ),
musite brat z dvojnasobnych hodin, ale to neni problem
Xilinx umi nasobit hodiny az treba 4x.

Zdenek Aster



----- Original Message ----- 
From: "Jiri Beranek" <hw_konference@profisite.cz>
To: "HW-news" <hw-list@list.hw.cz>
Sent: Tuesday, July 12, 2005 3:34 PM
Subject: Re: VHDL - edge sensitive problem


Takze centralni hodiny musi mit alespon dvojnasobnou
frekvenci, nez signal ktery se bude synchronizovat na ty
centralni hodiny? No rozhodne asi nemuzou byt pomalejsi....


----- Original Message ----- 
From: "Zdenek Aster" <zdenek.aster@seznam.cz>
To: "HW-news" <hw-list@list.hw.cz>
Sent: Tuesday, July 12, 2005 3:27 PM
Subject: Re: VHDL - edge sensitive problem


Jasne to neni problem, kdyz pouzijete hodiny
od jinud, tak to neni nic proti nicemu.
Janse tech rovzodu je 8, takze jen 8.
Nicmene na hranu, toho muze byt vic,
ale uz to budete muset synchronizovat na
nejake centralni hodiny, to znamena bude
to mit rychlost podle tech hodin.

Zdenek Aster


_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list
_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list



__________ Informacia od NOD32 1.1014 (20050301) __________

Tato sprava bola preverena antivirusovym systemom NOD32.
http://www.eset.sk