VHDL - cteni vstupu v processu

[Danhard]

Ty procesory byly Siemens C167 na 40MHz a TexasInstr. DSP TMS430 na 50MHz,
normalne to nemelo zdrzovat to DSPcko, z ktereho tam jel program, ta C167 tam
lezla jen datove.
Pristupova doba pro DSP byla 25ns, z toho 12ns sezrala pamet, 5ns oddelovaci
buffery na arbitraci v FPGA zbyvalo 8ns.

Jake hodiny byste doporucoval ?

Danhard


> To ze neboli k dispozicii rychle hodiny je chyba navrhu. Mohli byt kludne s
> externeho oscilatora, nesynchronne s procesormi, podstatne je aby boli
> dostatocne rychle na zasynchronizovanie dejov.
> S takym HW v kombinacii s FPGA by som sa ani nebavil. Mozno to bola nejaka
> zapeklita specialita. Ale zo skusenosti viem, ze takto zvicajne navrhe HW
> clovek neznaly problematiky FPGA /tym samozrejme nechcem nikoho urazit/.
> Toto sa zrejme stava hlavne u firiem kde kategorizuju vyvojarov FPGA do
> kategorie programatorov a DPS im navrhuje niekto iny.
>
> Milan