VHDL - cteni vstupu v processu

[Milan]

To ze neboli k dispozicii rychle hodiny je chyba navrhu. Mohli byt kludne s 
externeho oscilatora, nesynchronne s procesormi, podstatne je aby boli 
dostatocne rychle na zasynchronizovanie dejov.
S takym HW v kombinacii s FPGA by som sa ani nebavil. Mozno to bola nejaka 
zapeklita specialita. Ale zo skusenosti viem, ze takto zvicajne navrhe HW 
clovek neznaly problematiky FPGA /tym samozrejme nechcem nikoho urazit/. 
Toto sa zrejme stava hlavne u firiem kde kategorizuju vyvojarov FPGA do 
kategorie programatorov a DPS im navrhuje niekto iny.

Milan

----- Original Message ----- 
From: "Danhard" <danhard@volny.cz>
To: "[HWnews]" <hw-list@mailman.nethouse.cz>
Sent: Tuesday, October 05, 2004 1:42 PM
Subject: Re: VHDL - cteni vstupu v processu


> To urcite je, ale asynchronnimu reseni se nekdy nevyhnete, zvlaste pokud
> nejsou v okoli zadne adekvatni hodiny.
> Dost jsem treba bojoval s jednoduchym rizenim emulovane dual-port ram, do
> ktere lezly asynchronne dva procesory, s nezavislymi hodinami, navic byly 
> do
> FPGA privedeny jen vystupni ridici signaly procesoru, jeden, nebo druhy 
> mohl
> byt v resetu a nesmel  blokovt druhy, takze zadne stale hodiny, dostatecne
> rychle nebyly k dispozici.
> Arbitracni flag jsem musel udelat asynchronne, a vychytat se me to 
> podarilo az
> na nekolikaty pokus.
> Horsi bylo, ze cetnost chyb pri normalnim behu zarizeni byla tak jednou za
> hodinu, a hledejte pak hazard ve vnitrni logice FPGA.
>
> Danhard
>
>> To som rad ze so mnou suhlasite, ze najlepsia cesta k stabilite je
>> synchronny navrh.
>>
>> Milan
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> HW-list@mailman.nethouse.cz
> http://mailman.nethouse.cz/mailman/listinfo/hw-list
>
>
>
>
> __________ Informacia od NOD32 1.885 (20041006) __________
>
> Tato sprava bola preverena antivirusovym systemom NOD32.
> http://www.eset.sk
>
>