VHDL - cteni vstupu v processu

Danhard danhard@volny.cz
Úterý Říjen 5 13:42:57 CEST 2004


To urcite je, ale asynchronnimu reseni se nekdy nevyhnete, zvlaste pokud
nejsou v okoli zadne adekvatni hodiny.
Dost jsem treba bojoval s jednoduchym rizenim emulovane dual-port ram, do
ktere lezly asynchronne dva procesory, s nezavislymi hodinami, navic byly do
FPGA privedeny jen vystupni ridici signaly procesoru, jeden, nebo druhy mohl
byt v resetu a nesmel  blokovt druhy, takze zadne stale hodiny, dostatecne
rychle nebyly k dispozici.
Arbitracni flag jsem musel udelat asynchronne, a vychytat se me to podarilo az
na nekolikaty pokus.
Horsi bylo, ze cetnost chyb pri normalnim behu zarizeni byla tak jednou za
hodinu, a hledejte pak hazard ve vnitrni logice FPGA.

Danhard

> To som rad ze so mnou suhlasite, ze najlepsia cesta k stabilite je
> synchronny navrh.
>
> Milan





Další informace o konferenci Hw-list