VHDL - cteni vstupu v processu

[Danhard]

Nekdy se asynchronnimu reseni nevyhnete a tam se muzete dostat do oblasti
metastabilit.
U FPGA jsem dosahl i stavu, ze vnitrni KO se pro cast dalsich funkci choval
jako "0" pro ostatni jako "1", a pak ze logika nekeca ! :o)
Pouziti synchronniho designu vam poradi i "odbornici" od Xilinxu (treba Asix
:o), protoze asynchronni design proste neumi.
U jake ho pouziti LATCHE jsou u Xilinxu problemy ??

Danhard

> Najlepsi liek na problemy s oneskorenim je prisne synchronny navrh. Pri
> spracovani je tam potom max. mozne oneskorenie dane periodou hodin. T.j.
> navzorkovat vstupne data a asynchronne signaly rovnakymi hodinami a dalej
> ich spracovavat iba synchronne s hodinami. V zlozitejsich pripadoch treba
> samozrejme definovat oneskorenia medzi vstupom a prvym klopakom. Ale
> vzhladom na to ze dalej sa pracuje iba s navzorkovanymi signalmi,
> implementacia je jednoducha.
> Toto samozre desatnasobne plati u FPGA kde je to asi jedina cesta
> spolahliveho navrhu. Zo skusenosti sa mi nikdy nevyplatil asynchronny navrh
> a u Xilinxu su problemy aj pri pouzivani LATCHov.
>
> Milan