procesor pentium

[Jakub Slajs]

> > byt rychlejsi ale zpracovani instrukce rozhodne netrva stejne dlouho.
> Jednoduse - dekodovani i vykonani probehne behem jedineho cyklu.

Jasne, ale u RISCu je ten cyklus kratsi (vetsi frekvence hodin), ale nechci
tu rozpoutavat zadnou flamewar - jak uz bylo receno dneska zadny procesor
neni typicky RISC nebo CISC takze asi nema cenu zabredavat hloubeji.

> Je otazkou, zda-li provedeni jedne CISCove instrukce nebude nakonec
> rychlejsi nez vykonani posloupnosti RISCovych instrukci se stejnou funkci

Muze byt ale je treba si uvedomit ze rychlost procesoru je zhora omezena
dobou vykonani (dekodovani atd.) nejslozitejsi instrukce (resp.
mikroinstrukce).
Ovsem vyskyt slozitych instrukci v programech byva mizivy. Take si troufam
tvrdit ze promeny pocet cyklu u CISC instrukci (delka mikroprogramu) prilis
neprospiva proudove a superskalarni architekture :-)

> CISCova instrukce je podle mne stejne jen posloupnost RISCovych instrukci,
> ale je to resene primo v procesoru a ulehcuje to praci programatorum v
> assembleru.

Ono psat programy v assembleru pro procesor ktery ma nekolik provadecich
jednotek tak, aby bylo dosazeno co nejlepsi vytizeni neni zadna sranda.
Nebo kdyz nema blokovanou pipelinu viz. napr Mips (Microprocessor without
Interlocking Pipe Stage) - i kdyz to je pochopitelne RISC ;-)

> Dle meho nazoru rozsirene instrukcni sady novych procesoru (SSE, SSE2,
> 3DNOW!, ...) nejsou nic jineho nez opetovny prechod na CISC.

Tato rozsireni smeruji spise do oblasti SIMD (single instruction multiple data)
- provede se stejna operace nad nekolika daty zaroven.

S pozdravem,

J.S.

__________________________________________________
Do You Yahoo!?
Make a great connection at Yahoo! Personals.
http://personals.yahoo.com