Xilinx, verilog - problem

[Jakub Slajs]

> ERROR: XST failed
> Process "Synthesize" did not complete.
> 
> Neumíte poradit, co s tím? Hledal jsem na webu ale neúspěšně.

Zkuste to nasledovne:

module counter(out, clk, reset); 
 
  parameter WIDTH = 16;

  input clk, reset;
  output [WIDTH - 1 : 0] out;
  reg [WIDTH - 1 : 0] tmp;

  always @(posedge clk or posedge reset)
    begin
      if (reset)
        tmp = WIDTH'b0;
      else
        tmp = tmp + 1'b1;
      end
    assign out = tmp;

endmodule

Jinak zkuste si na webu Xilinxu pohledat nasledujici dokument:
  Xilinx Synthesis Technology (XST) User Guide

J.S.  
____________________________________________________________
Já jsem tady. Ukaž se ty! NOKIA 6100 již od 2977 Kč. www.oskar.cz
http://ad.seznam.cz/clickthru?spotId=74858