Xilinx, verilog - problem

[Zdenek Aster]

No verilog sice neznam, ale ve vhdl tato
chyba nastava v tomto pripade, kdyz
v podstate z hlediska synthezi ma jakoby
synchronizaci na dvoje hodiny, vstupy

if reset='1' then
  out <= 0;
end if;
if  (clock'event) and (clock='1')
  out <= ( out + 1)
end if

spravne ma byt, pokud chcete asynchronni reset,
tak to zkuste nejak prepsat do verilogu
if reset='1' then
  out <= 0;
else
   if  (clock'event) and (clock='1')
     out <= ( out + 1)
   end if;
end if;

asi neco takovehle, ale verilog neumim !!!!
   always @(posedge  clk or edge reset)
      if (reset)
         out <= 0;
      else if (posedge clk)
         out <= out + 1;


S pozdravem
        Zdenek Aster

----- Original Message ----- 
From: "Jakub Ladman" <ladmanj@volny.cz>
To: "[HWnews]" <hw-list@mailman.nethouse.cz>
Sent: Monday, June 28, 2004 1:06 PM
Subject: Xilinx, verilog - problem


Jsem začátečník co se týče verilogu.
Do svého projektu pro XC9500XL jsem přikopíroval z příkladu na webu tento
čítač.

module counter(out, clk, reset);

        parameter WIDTH = 16;

        output [WIDTH - 1 : 0] out;
        input               clk, reset;

        reg [WIDTH - 1 : 0]   out;
        wire                clk, reset;

        always @(posedge clk)
     out <= out + 1;

        always @reset
        if (reset)
                assign out = 0;
        else
                deassign out;

endmodule // counter

Pokud mu v nadřazeným modulu dám jako reset natvrdo nulu, tak to funguje.

Pokud reset připojím jinam, není to ani na pin, ale reset je výsledkem
rovnice, která zpracovává i vstup z pinu. tak mi webpack vyhodí tohle.

Synthesizing Unit <counter>.
    Related source file is test.v.
ERROR:Xst:734 - Multiple clock synchronization not supported.
ERROR:Xst:739 - Failed to synthesize logic for signal <out>.
ERROR:Xst:1431 - Failed to synthesize unit <counter>.
-->

Total memory usage is 45112 kilobytes


ERROR: XST failed
Process "Synthesize" did not complete.

Neumíte poradit, co s tím? Hledal jsem na webu ale neúspěšně.
Díky
Jakub Ladman
_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
HW-list@mailman.nethouse.cz
http://nethouse.cz/mailman/listinfo/hw-list