xilinx a jednorazovy hranou spusteny asynchronni reset

[ladmanj@volny.cz]

> Taky mozna zalezi pro jaky Xilinx se to snazite syntetizovat,
ale

pro XC9572XL

> nejspis to stejne budete muset udelat jak Vam uz tady nekdo
radil > (ukazka ve VHDL) tj. resetovat synchronne a pouzit k tomu
pomocny > registr. Ten asynchronne nahodite sestupnou hranou
signalu reset. > V ramci procesu clk (tj. synchronne) ho pak
budete testovat a
> pokud
> bude nastaven shodite jak tento pomocny registr tak i cely
> shifter.

Nevim jestli tomu dobre rozumim. 
Potrebuji po sestupne hrane na vstupu vyrobit puls o delce 1x
clk, ktery se nebude opakovat drive nez pri dalsi sestupne hrane.
Nejsem schopen prijit na to jak se to udela, prestoze to uz je
synchronni zalezitost. Dale je potreba aby puls byl vygenerovan,
i pokud hrana na vstupu prijde ve stejny okamzik jako hrana clk.
Pokud puls ma trvat pouze 1x clk musi se spustit pri libovolne
prvni hrane clk po sest hrane na vstupu a po periode vypnout.


Pokud je to stale asynchronni uz nevim co a asi si hodim masli.

Potrebuji na dvou vstupech xilinxe detekovat frekvenci vyssi nez
asi 3MHz a to navic rychle a spolehlive, v originale (mraky
74HCxx) je to tak, ze pokud behem 500ns prijdou alespon dva pulsy
od sebe vzdalene do 312.5ns, je na vystupu log.1 Vsechno jsou to
nasobky periody clk 16MHz. Presnost te rozhodovaci frekvence neni
vubec kriticka, v provozu to bude detekovat 1MHz => log.0 5MHz,
nebo 10MHz => log.1

Nenapada Vas neco?

Abych se na to vykaslal dopredu, je v principu mozne pres xilinxe
protlacit asynchronni signal, pokud neni pouzit zadny sekvencni
obvod? v podstate akorat prepinam na vystup vstup, nebo interni
generator. Tak aby signal ze vstupu prochazel bez zpozdeni a
jineho zkresleni.

V sekvencnich obvodech akorat zjistuji podminky na zaklade
kterych se to prepina.

Diky moc.


-- 
Spamy a viry v soukromé poště otravují snad každého. VOLNÝ mail -
antivirová a antispamová ochrana. http://mail.volny.cz