Xilinx, verilog - problem

[Jakub Slajs]

> Tak tu mam dalsi chybovou hlasku, ktere nejak neumim vyhovet.
> Zni "The reset or set condition <register[4]> is incompatible
> with event in  the sensitivity list."

Zkuste tu podminku prohodit, tj.:

always@(posedge clk or negedge reset)
if (~reset)
  begin
    register = 0;
  end
  else
    begin
      register = register << 1;
      register[0] = 1;
    end

asynch. set/reset by mel byt uvedeny jako prvni.

S pozdravem,

Jakub Slajs

____________________________________________________________
Exkluzivně: Nové Porsche 911 – pojďte se svézt s námi
http://ad.seznam.cz/clickthru?spotId=74904