Xilinx, verilog - problem

[ladmanj@volny.cz]

Dnes 01:19:13

Tak tu mam dalsi chybovou hlasku, ktere nejak neumim vyhovet.
Zni "The reset or set condition <register[4]> is incompatible
with event in  the sensitivity list."
Opakuje se pro vsech pet bitu toho registru.
Horsi je, ze se to pouziva na vice mistech a v prvni instanci,
kde reset vede  primo na pin se to prelozi bez chyby, az tam, kde
reset je bit v registru v  jinem modulu, mi to vyplivne tuto
chybu, absolutne netusim, co je spatne.

module shifter0 (out, clk, reset);
        output  out;                    
        input           clk, reset;
        
        reg     [4:0]   register;
        
        always@(posedge clk or negedge reset)
        if(reset)
                begin
                        register = register << 1;
                        register[0] = 1;
                end
        else register = 0;
        
        not negout (out, register[4]);
endmodule

Diky za pomoc.
Jakub Ladman

-- 
Nikdo celý život nepoužívá jeden e-mail. Zkuste si to. VOLNÝ
mail. http://mail.volny.cz